引言

具 FPGA、微處理器 (μP)、ASIC 和 DSP 的電路板有多種電源軌，范圍從低于 1V 的負(fù)載點(diǎn) (POL) 到 12V 中間總線，因此需要電壓監(jiān)察和以確保可靠、無差錯(cuò)的系統(tǒng)運(yùn)行。隨著芯片工藝技術(shù)尺寸變?yōu)閿?shù)十納米，不僅最低的 POL 輸出電壓 (通常為內(nèi)核供電) 趨向低于 1V，而且處理器內(nèi)核的準(zhǔn)確度規(guī)格也變?yōu)楦訃?yán)格的 3% 甚至好于這一數(shù)字。這種準(zhǔn)確度規(guī)格使得對(duì)電源電壓以及監(jiān)視此類電源的電壓監(jiān)察器之容限要求就更加嚴(yán)格。

同時(shí)，電源軌的數(shù)量也已大幅增加，因?yàn)樾枰@些電源軌給 FPGA/μP/ASIC/DSP 內(nèi)核和 I/O、內(nèi)存、PLL 以及其他模擬電路供電，因此有 10 個(gè)甚至更多電壓軌并非不常見。實(shí)際情況也常常是，直到設(shè)計(jì)階段的后期甚至在電路板生產(chǎn)和安裝完以后，才知道準(zhǔn)確的電源電壓值。要優(yōu)化電源電壓以降低電路板功耗，就需要基于每個(gè)電路板的性能，對(duì)電源電壓進(jìn)行定制化微調(diào)以及對(duì)監(jiān)察門限進(jìn)行相應(yīng)調(diào)節(jié)。電壓值也可能隨 FPGA / μP / ASIC / DSP 的更改而變化。傳統(tǒng)上，通過改變電阻分壓器或設(shè)置跨接線來改變監(jiān)察器門限，但是調(diào)節(jié)分辨率受限，而且調(diào)節(jié)過程緩慢復(fù)雜、耗費(fèi)時(shí)間且易于出錯(cuò)。

為什么電壓監(jiān)察準(zhǔn)確度很重要?

我們來考慮一個(gè)涉及電壓監(jiān)察器門限設(shè)定的例子。假設(shè)一個(gè)微處理器規(guī)定其內(nèi)核電源輸入電壓為 (便于四舍五入) 1V ± 3%，這意味著，有效工作范圍為 0.97V 至 1.03V。為了提高可靠性，用一個(gè)外部電壓監(jiān)察器來監(jiān)視這個(gè)電源，而不是僅依靠μP 的內(nèi)部加電復(fù)位。在理想化世界中，沒有變化，欠壓監(jiān)察器門限準(zhǔn)確地設(shè)定為 0.97V，這樣一來，電源電壓一降至低于 0.97V，就發(fā)出復(fù)位信號(hào)，如圖 1 所示。而現(xiàn)實(shí)情況是，電壓監(jiān)察器是由模擬基準(zhǔn)電壓和比較器組成的，二者都有導(dǎo)致監(jiān)察門限變化的容限范圍。對(duì)于準(zhǔn)確度為 ±1% 的 0.97V 監(jiān)察器門限而言，該門限在 0.96V 至 0.98V 范圍內(nèi)變化。當(dāng)門限處于低端 (0.96V) 時(shí)，電源可能超過μP 內(nèi)核的有效電壓范圍，但監(jiān)察器不會(huì)發(fā)出復(fù)位信號(hào)，從而導(dǎo)致μP 工作失常。為了糾正這個(gè)問題，標(biāo)稱監(jiān)察器門限設(shè)定為比有效范圍的 0.97V 這一端高 1%，即 0.98V。這么做的缺點(diǎn)是，電源電壓低于 0.99V 時(shí)，就可能發(fā)出復(fù)位信號(hào)，因?yàn)楸O(jiān)察器門限較高。因此，電源電壓需要保持在高于 0.99V 或 1V - 1%，也就是監(jiān)察器門限準(zhǔn)確度侵蝕了電源電壓工作范圍。 大功率電感廠家 |大電流電感工廠