file:///C:UsersJoeDocumentsTencentFiles1773360350ImageC2CEQH1C2YK}RKV9${}4V(5U~I.pngfile:///C:UsersJoeDocumentsTencentFiles1773360350ImageC2CEQH1C2YK}RKV9${}4V(5U~I.png1、半導(dǎo)體的工藝尺寸

在我們談到半導(dǎo)體工藝尺寸的時(shí)候，通常對(duì)于下面的一串?dāng)?shù)字耳熟能詳：3um、2um、1.5um、1um、0.8um、0.5um、0.35um、0.25um、0.18um、0.13um、90nm、65nm、45nm、32nm、22nm、14nm、10nm...有人說(shuō)5nm是半導(dǎo)體工藝的極限尺寸，也有人說(shuō)1nm是半導(dǎo)體工藝的極限尺寸；iPhone6s的A9處理器更出現(xiàn)了三星14nm工藝和臺(tái)積電16nm工藝二個(gè)版本、哪個(gè)版本更先進(jìn)的激烈的爭(zhēng)論。

這里的工藝尺寸，通常是指集成電路的最小線寬，那么在集成電路的內(nèi)部，最小的線寬是指哪一個(gè)幾何尺寸呢？

在集成電路的內(nèi)部，最小的功能單元是平面橫向?qū)щ姷腗OSFET，如下圖所示，這個(gè)結(jié)構(gòu)及其工作原理以前的文章介紹過(guò)：功率MOSFET的結(jié)構(gòu)及特點(diǎn)，其由三個(gè)電極：G柵極、D漏極和S源極組成。

圖1：平面橫向?qū)щ奙OSFET

灰色Gate柵極的寬度、也就是溝槽寬度或者線寬，通常所說(shuō)的多少多少u(mài)m、多少多少nm就是指的這個(gè)寬度，而不是每個(gè)晶胞單元的尺寸。

溝槽寬度的減小，可以帶來(lái)如下的優(yōu)點(diǎn)：

（1）溝槽寬度對(duì)應(yīng)著D到S極的距離，溝槽寬度減小，載流子流動(dòng)跨越溝道的導(dǎo)通時(shí)間減小，這樣允許工作的開(kāi)關(guān)頻率就可以提高；

（2）溝槽寬度小，溝道完全開(kāi)通所加的G極電壓可以降低，導(dǎo)通更容易，開(kāi)關(guān)損耗降低；

（3）溝槽寬度減小，溝道導(dǎo)通電阻降低，也更一進(jìn)降低導(dǎo)通損耗。

正因?yàn)檫@些優(yōu)點(diǎn)，也驅(qū)使半導(dǎo)體制造公司不斷的采取新的工藝，追求更低的工藝尺寸，來(lái)提升半導(dǎo)體器件的性能、降低功耗。

圖2：變形的平面橫向?qū)щ奙OSFET結(jié)構(gòu)

圖2右上角為平面MOSFET的結(jié)構(gòu)，實(shí)際的結(jié)構(gòu)稍微變形，如圖2下方的所示，G極同樣也是跨在D和S之間，G極下面為絕緣的氧化層。

同一代技術(shù)，半導(dǎo)體生產(chǎn)的二大巨頭英特爾和臺(tái)積電，采用的線寬稍有差別，如下圖所示。

圖3：英特爾和臺(tái)積電工藝

2、傳統(tǒng)平面結(jié)構(gòu)的限制

近些年來(lái)，半導(dǎo)體工藝不斷的向著微型化發(fā)展，基于傳統(tǒng)平面MOSFET結(jié)構(gòu)的晶胞單元不斷的縮小，漏、源的間距也不斷的減小，G極下面的接觸面積越來(lái)越小，G極的控制力就不斷的減弱，帶來(lái)的問(wèn)題就是不加?xùn)艠O電壓時(shí)漏源極的漏電流增加，導(dǎo)致器件的性能惡化，同時(shí)增加了靜態(tài)的功耗。

增加G極面積的方法，就必須采用新的結(jié)構(gòu)，如三維結(jié)構(gòu)。

三維的G極結(jié)構(gòu)有二種類(lèi)型：一是雙柵極結(jié)構(gòu)，二是Fin型結(jié)構(gòu)，也就是非常有名的鰭型結(jié)構(gòu)，如下圖所示。

(a)：雙柵極結(jié)構(gòu)

G極不加電壓?jiǎn)蜧極加電壓雙G極加電壓

(b)：導(dǎo)通溝道

圖4：雙柵極結(jié)構(gòu)及導(dǎo)通溝道

雙柵極結(jié)構(gòu)形成二個(gè)溝道，減小溝道的導(dǎo)通電阻，增強(qiáng)了通流的能力和G極對(duì)溝道的控制能力。

圖5：Fin鰭型結(jié)構(gòu)

FinFET結(jié)構(gòu)看起來(lái)像魚(yú)鰭，所以也被稱(chēng)為鰭型結(jié)構(gòu)，其最大的優(yōu)點(diǎn)是Gate三面環(huán)繞D、S兩極之間的溝道（通道），實(shí)際的溝道寬度急劇地變寬，溝道的導(dǎo)通電阻急劇地降低，流過(guò)電流的能力大大增強(qiáng)；同時(shí)也極大地減少了漏電流的產(chǎn)生，這樣就可以和以前一樣繼續(xù)進(jìn)一步減小Gate寬度。

目前三星和臺(tái)積電在其14/16nm這一代工藝都開(kāi)始采用FinFET技術(shù)。

圖6：Intel（左：22nm）和Samsung（右：14nm）Fin鰭型結(jié)構(gòu)

注：圖3、圖6的圖片來(lái)于網(wǎng)絡(luò)。

文章來(lái)源：融創(chuàng)芯城

然后呢？