通用異步接收／發(fā)送器(UART)是一種通用串行數(shù)據(jù)總線，用于異步通信，可以實現(xiàn)全雙工通信。UART IP核是用在外部設(shè)備和Atera FPGA芯片上的SOPC間進(jìn)行串行通信的一種實現(xiàn)方式。它可以替代RS-232實現(xiàn)芯繞行電感片與外設(shè)的輸入／輸出(I／O)操作。
GPS RTK(Real Time Kinematic)可以即時提供厘米級的定位解。在進(jìn)行動態(tài)定位時，基準(zhǔn)站將精確已知的GPS坐標(biāo)和觀測數(shù)據(jù)實時用微波鏈路傳給流動站，在流動站實時進(jìn)行差分功率電感器處理，得到基準(zhǔn)站和流動站坐標(biāo)差；坐標(biāo)差加上基準(zhǔn)站坐標(biāo)得到流動站每個點坐標(biāo)?；鶞?zhǔn)站向終端用戶接收機(jī)提供的信息包括對GPS衛(wèi)星鐘、星歷數(shù)據(jù)、用戶測量偽距和載波相位等參數(shù)的修正。
本文所用的信號處理板可以作為GPS RTK基站使用，可以與其他基站組網(wǎng)接收差分修正數(shù)據(jù)定位或者本身的高精度單點定位輸出定位結(jié)果和差分修正數(shù)據(jù)。作為基準(zhǔn)站，不僅要實時輸出精確定位信息，而且需要與外界進(jìn)行差分?jǐn)?shù)據(jù)交換。由于同一時間需要大量持續(xù)差分?jǐn)?shù)據(jù)的輸入與輸出和用戶控制指令的輸入，設(shè)計采用了3個串口。
1 硬件結(jié)構(gòu)
信號節(jié)能燈電感器處理板為FPGA+DSP結(jié)構(gòu)，具有多路A／D、D／A轉(zhuǎn)換器件。中頻信號經(jīng)A／D采樣后進(jìn)入FPGA完成去載波，PRN碼相關(guān)運算，IQ變換等操作后由DSP芯片進(jìn)行定位解算。通過串口輸入的用戶控制指令任意選擇串口對GPS定位結(jié)果的輸出和GPS差分修正數(shù)據(jù)的輸入輸出。
FPGA芯片上配置了3個串口，分別為UART0、UART1、UART2，由SOPC Builder分配相對應(yīng)的存儲映射空間和中斷請求。每個模塊均使用默認(rèn)的基地址，并分別設(shè)定UART0、UART1、UART2的數(shù)據(jù)輸入中斷請求號為IRQ1，IRQ2，IRQ3。另外，DSP芯片可能在任意時刻通過3個串口發(fā)送不同數(shù)據(jù)。
如果DSP對每個串口發(fā)送數(shù)據(jù)時均向NIOS II CPU發(fā)出中斷申請，則需要3根PIO管腳，占用太多針腳資源。本實現(xiàn)方案通過增加個串口控制寄存器，僅占用1根PIO管腳。
同時，對和DSP芯片進(jìn)行交互控制的PIO信號分配中斷請求號為IRQ0。
每個UART口都有輸入、輸出兩塊RAM作為緩存，數(shù)據(jù)位寬為16bits。其中，串口輸入緩存命名為ReadFromMemInterface，串口輸出緩存命名為WriteToMemIntedace(見圖2)。需要注意的是實際傳輸數(shù)據(jù)時，外部設(shè)備的串口參數(shù)的數(shù)據(jù)位長度設(shè)置為8 bits，因此需要在串口的軟件處理進(jìn)行字與字節(jié)的轉(zhuǎn)換。
圖3是NIOS II CPU在Quatus中的連線示意圖，即位于中心的inst6模塊。該CPU主要管腳定義如表1所示。
值得說明的是，ts_clk輸入時鐘20．46 MHz即為NIOS IICPU的時鐘頻率，串口波特率為115 200 bps，可由該時鐘分頻得到。DSP6713的EMI工字電感F為輸入輸出雙向32位，在本設(shè)計中串口部分僅使用低16位，使用三態(tài)門來控制數(shù)據(jù)流向。三態(tài)門輸入輸出的使能信號是dsp給出的ce空間使能信號ce_6713。
串口輸入數(shù)據(jù)先由NIOS II CPU寫入每個串口的輸入緩存，當(dāng)滿足條件時由out_pio管腳向dsp發(fā)出中斷，用以告知其可以讀取相應(yīng)串口的數(shù)據(jù)了，緩存的數(shù)據(jù)由dspread0傳遞至三態(tài)門tri_16.dsp讀取時三態(tài)門為dsp輸入方向，dsp的EMIF數(shù)據(jù)線evm_D隨即出現(xiàn)數(shù)據(jù)，配合EMIF地址線evm_A即可完成串口輸入數(shù)據(jù)向dsp傳遞；當(dāng)dsp工字電感有數(shù)據(jù)要經(jīng)串口輸出時，數(shù)據(jù)由dsp的EMIF數(shù)據(jù)線evm_D輸入，dsp通過in_pio向NIOS II CPU發(fā)出中斷信號，請求發(fā)送數(shù)據(jù)。詳細(xì)的發(fā)送接收流程見下文。
2 軟件設(shè)計
NIOS II CPU的控制代碼部分分為主函數(shù)和各種中斷響應(yīng)函數(shù)。在主函數(shù)里完成寄存器初始化、各串口數(shù)據(jù)輸出的任務(wù)。串口的中斷響應(yīng)函數(shù)則主要完成數(shù)據(jù)的輸入任務(wù)。
為了便于FPGA和DSP之間的控制信息交換，每個串口設(shè)有地址固定的長度各為32位(4字節(jié))的輸入和輸出兩個控制寄存器。通過對各標(biāo)志位的讀寫操作即可實現(xiàn)系統(tǒng)對各串口的控制。串口的輸入控制寄存器定義見表2，輸出控制寄存器與之類似。 大功率電感廠家 |大電流電感工廠
